虚拟平台和高性能软件仿真的创造者Imperas Software发布了riscvOVPsimCOREV作为一个免费的ISS(指令集模拟器)，它基于openw组处理器RISC-V核心IP的Imperas参考模型。ISS是算法、应用程序和工具编写等软件开发任务的基本起点。riscvOVPsimCOREV可以配置齐全的OpenHW CORE-V处理器IP组合,包括RTL-frozen CV32E40P(正式名称为纸浆RI5CY)不发达CV32E40S CV32E40X,加上即将CVA6-32/64(正式名称为纸浆阿丽亚娜),并将延长加班CORE-V未来的路线图。
ISS是一种基于软件的处理器表示，可用于在标准主机x86 PC机上测试和开发软件。与传统的硬件开发平台相比，ISS的主要优势是易于使用的特性，可以帮助程序员调试、控制和在模拟中运行的代码的可见性。对于新的处理器IP核，在硅或硬件实现可用之前，ISS是支持软件开发的必要工具。许多开发人员依赖广泛的工具集进行软件开发，这些工具集被打包为IDE(集成开发环境)。
通常，IDE包括实用工具和支持技术，如编译器、调试器、ISS和其他生产力工具。为了支持与IDE和其他软件设计方法(如CI/CD(持续集成和持续部署)平台)的集成，riscvOVPsimCOREV具有配置和接口选项(如调试端口和跟踪)，便于集成。
riscvOVPsimCOREV是一个免费的RISC-V参考模型和模拟器(ISS)，包括来自Imperas的专有免费软件许可，涵盖免费的商业和学术使用。这个模拟器包还包括一个在Apache 2.0许可下授权的完整的开源模型，现在可以在以下网站下载https://github.com/openhwgroup/riscv-ovpsim-corev。riscvOVPsimCOREV被授权为开源免费软件，这是一种常见的软件授权方式，允许在不给最终用户带来金钱成本的情况下发布软件。
开放日- 2021年4月1日
Imperas将在2021年4月1日的open enhw日上展示一些技术会谈，包括riscvOVPsimCOREV的演示，这是第三届年度RISC-V周的一部分。更多信息和免费注册请访问https://open-src-soc.org。
