深度亚微米CMOS技术的创新促进了一种新的高度集成，低抖动时钟设备，有助于解决时序子系统的增加的复杂性。这些子系统在从下一代网络和电信的设备范围内找到，到下一代网络和视频广播设备。
通常，正在设计下一代设备，以便可以重新配置以解决更广泛的最终应用或通信标准。在生产视频系统中可以看出一个示例，其中必须重新配置公共平台以创建符合各个国家或地区的本地标准的视频内容。另一个例子是多服务网络设备，必须提供灵活性，以支持各种网络不同的流量类型，例如10Gbps SONET / SDH，10GBE和10Gbps光纤通道。
显然，需要支持这种需求的灵活性。因此，时序子系统必须适于支持比以前所需的更广泛的频率范围内的系统时钟。
缺乏灵活性
传统的高性能，定时子系统实现围绕固定频率锁相环（PLL）构建，不容易缩放以支持多频操作。考虑到在细线CMOS工艺技术中实现的数字信号处理（DSP）和混合信号电路的功能，这种缺乏灵活性是成熟的。以前，使用许多离散的高性能组件构建了低抖动定时子系统，这是一种复杂的电路板布局，提供噪声隔离，以及广泛的锁相环专业知识，这可能非常难以找到或培养。用于构建定时子系统的定制PLL基于昂贵的高性能低抖动电压控制的晶体振荡器（VCXO）或电压控制的SAW振荡器（VCSOS）。
然而，由于VCXOS和VCSOS的固定频率性质，传统实现定时子系统的方法不容易地重新配置以支持不同的非整数相关频率。最多，基于不同频率VcxoS或VCSO的集合的PLL架构必须用于满足多频操作。这种方法的显而易见的缺点包括附加板空间，设计时间，设计风险，成本和票据材料（BOM）管理。
高性能
为了满足高性能的需求，硅实验室最近推出了高度的集成度和多频操作，最近推出了Si53xx任何速率精密时钟产品系列。这家九届设备使用该公司的DSPLL技术提供可重新配置，频率敏捷的精密时钟倍增器和抖动衰减器（图。1）。
DSPLL在第三代中，提供了一种基于IC的解决方案，其使用昂贵的VCXO或VCSO的离散PLL实现具有等效性能，并提供了离散PLL设计中缺少的可重新配置频率敏捷性。
例如，Si53xx系列可以从2kHz到945MHz的任何输出频率从2KHz和710MHz之间的任何输入频率选择到1.4GHz的频率。频率敏捷允许一个SI53xx IC替换多个，不同，离散的PLL或复杂的多VCxobased PLL，该PLL旨在以多个频率支持操作。客户的利益降低了成本，董事会空间，BOM和设计时间和风险。
保持噪音
通过使用DSPLL技术，SI53xx系列可以集成传统上用于将PLL实现为单个CMOS IC的所有离散元件。该方法消除了在离散地实现的PLL中发现的每个电路元件之间的所有噪声入口点，包括但不限于输入多路复用器，VCSO，环路滤波器组件，相位检测器和输出缓冲器。因此，Si53xx系列通过为系统级噪声源提供更大的免疫力，可以简化实现大约0.3ps rms的超低抖动性能的任务。
为提供高性能和全功能的解决方案，SI53xx系列还提供一个集成的环路过滤器，可选择带宽。此功能使设计人员能够更改环路带宽，而无需更改组件并在应用程序级别启用抖动性能优化。此外，SI53xx器件最多支持四个时钟输入和五个差分时钟输出，无需传输在当今复杂的时序子系统中传统上的外部多路复用器和扇出缓冲器（图2）。
精密时钟还有助于简化现代时序架构的设计和供应问题。通过将频率可重新配置PLL完全集成到SI53xx系列中，可以保存与实现各个PLL相关联的设计时间。因此，PLL Designer可以自由地解决其他更重要的设计问题。
可以在系统内重复使用这些设备以消除多个不同的定时PLL实现及其相关联的VCXO，VCSO和其他杂项BOM。这避免了与高性能相关的VCXO和VCSOBASED定时PLL相关的库存和供应链头痛的成本。此外，SI53xx系列使用高批量标准IC制造技术，可以减少与与VCXOS和VCSO相关的长，不可预测的交货时间相比减少到四周。
