你将学习:
- 什么是重置域交叉?
- 验证重置的最好方法是什么?
- 静态复位分析的作用。
复位是电子设计最基本的方面之一。将特定应用集成电路(ASIC)或现场可编程门阵列(FPGA)中的状态元素初始化为已知值的能力是非常重要的，原因有很多。
当芯片第一次上电时，外部电源复位(POR)确保了可预测的启动顺序。芯片本身可以启动内部硬件复位以清除问题或返回到已知状态。带有嵌入式处理器的系统级芯片(SoC)设计也经常产生内部软件复位。需要内部重置的场景包括:
- 致命错误状态恢复
- 从死锁或watchdog-timer过期中恢复
- 瞬态故障，如粒子碰撞或串扰
- 个人阻断电源从睡眠或关机状态
- 测试或调试序列的启动
为了保证芯片的正常运行，复位逻辑的精心设计至关重要。当设计包含多个异步重置时，这个任务就变得更加困难。芯片中任何具有唯一复位信号的部分都被定义为复位域，任何信号从一个复位域穿越到另一个复位域都会产生复位域交叉(RDC)。不当的操作会导致严重的问题。一些关于重置和rdc的普遍观点实际上是错误的，因此理解这一点对于正确设计芯片至关重要。
1.芯片只有几次重置。
这在一段时间内是正确的，对于一些小的设计来说可能仍然是正确的。然而，对于大多数芯片来说，重置的数量增长迅速。电源管理通常依赖于开启和关闭设计部分的能力。在自动驾驶汽车和工业控制器等应用中，重置通常是为了应对安全问题。
最近的一项调查是Synopsys对此显示平均芯片设计现在有40-50个复位域，而大型soc可能有数百个。重置域越多，rdc就越多，设计错误的几率也越大。
2.rdc是疾病预防控制中心的一个子集。
多个异步时钟和相关的时钟域交叉(cdc)所面临的挑战是众所周知的，有许多文档化的解决方案。由于许多设计的时钟比复位多，因此cdc往往主导设计过程。
有一种倾向认为rdc本质上是相同的，因此适当的时钟设计将避免重置问题。但事实并非如此。时钟和复位相互作用，cdc和rdc有一些共同的特征，包括亚稳态作为一种失效模式。然而，复位错误和亚稳态可以发生在信号在一个单一的时钟域。对复位信号和rdc需要特殊的重点分析和设计技术。
3.复位错误可以在软件中修复。
嵌入式软件在soc中扮演着关键的角色，它提供了大量的功能并控制了硬件的许多方面。人们很容易认为，任何硬件漏洞逃到硅上都可以在软件中修复。RDC错误不能通过这种方式解决，特别是当涉及到内部生成的硬件重置时。任何软件操作都不能阻止亚稳态;唯一的解决办法是昂贵的芯片转弯。复位的所有方面都必须在硅预验证期间进行检查。
4.复位可以在RTL仿真中验证。
在试验台内模拟寄存器传递级(RTL)设计是硅预验证的主要方法。这种方法可以在开发过程的早期检测到许多类型的功能错误，而这些错误相对容易修复，且对资源的影响或进度的影响最小。
不幸的是，这并不是验证rdc的最佳方式。RTL模拟通常几乎没有子周期计时，所以可能导致复位问题的故障或亚稳态不太可能发生。此外，内部生成的硬件重置可能很难从测试台中控制。
5.复位可以验证在门级模拟。
在合成后网表上运行仿真，在所有信号上反向标注估计延迟，提供了很高的定时精度。虽然可能检测到某些类型的复位错误，但RTL测试台中同样的复位控制限制仍然是一个问题。此外，门级模拟在设计和验证过程中非常晚，其中的错误更加难以修复。测试的运行速度比RTL慢得多，错误更难调试，修复可能会推迟tapeout。
6.复位亚稳态可以在仿真中建模。
即使在完全定时的门级模拟中，大多数亚稳态问题也会被忽略。一些验证团队已经设置了模拟回归，其中重置和时钟随时间变化。然而，在实际芯片中，异步复位和时钟可以不断变化。
从本质上讲，任何试图用一系列离散时间变量来模拟这种行为的尝试都是不完整的。使用不同的重置对齐多次重复完整的回归套件将消耗大量的时间和资源。无论付出多大的努力，都不能保证所有的RDC漏洞都能在硅之前被发现。
7.RDC分析很简单。
静态分析工具是发现重置和RDC问题的最佳方法。它提供了详尽的验证，这是模拟永远做不到的，并且可以在项目的早期运行，在测试平台准备好之前。这绝不是一项微不足道的任务。执行这一分析的工具必须有强大的引擎，能够处理超过10亿个闸门和非常复杂的设计。容纳几百万个大门是远远不够的。
跟踪重置、找到rdc和识别bug风险只是这个过程的开始。静态分析工具还必须能够确定设计师是否使用了适当的技术来避免在每个被认为有风险的RDC上出现错误。这些设计技术包括保存数据，使其不会在错误的时间改变，并使用控制信号或门控时钟来防止错误的数据被读取。
8.几个级别的复位分析就足够了。
在早期的复位静态分析工具中，跟踪每个复位和RDC的顺序级别的数量是有限的。在今天的设计中，这很可能会错过重置错误。
我们需要的是“任何深度分析”，它可以检测RDC问题，而不考虑不同复位域中寄存器之间的顺序深度。当FIFOs和管道中的数据路径使用没有重置功能的寄存器时，这特别有用。RDC可以发生在源寄存器和目标寄存器之间，因此重置静态分析工具必须能够跟踪其间的任何数量的不可重置阶段，以检查错误。
9.静态复位分析很难控制。
用户必须为分析提供几种类型的信息，以便准确地找到所有重置bug，包括时钟计时、重置计时和任何重置顺序。对于用户来说，必须以专有格式指定所有这些内容，以便仅在一个工具中使用，这确实是一种负担。
幸运的是，行业标准的Synopsys Design Constraint (SDC)格式已经包含了静态时序分析、逻辑合成、位置和路径使用的大部分信息。重置分析工具必须能够读取SDC文件，以使设置和控制尽可能简单。
10.电源控制逻辑必须已经在RTL设计中。
在现代芯片开发流程中，基于IEEE标准1801-2015统一功率格式(UPF)文件中的信息，在逻辑合成、放置和路由过程中自动添加功率控制逻辑到设计中。重置分析工具必须能够读取此文件，解释UPF描述，并向其内部模型添加适当的结构(时钟门控单元、隔离单元等)，以提供准确的检查。例如，如果RDC信号上的隔离单元阻止了信号转换，从而阻止了任何亚稳态，则工具必须不报告冲突。
11.重置分析会产生很多“噪音”。
所有静态分析工具都会报告许多警告和明确的错误，特别是在首次运行新设计时。最好的解决方案使用几种方法，以确保准确的分析和最小化报告的违规行为的数量，这些违规行为最终被证明不是严重的问题。这些包括:
- SDC支持获得精确的构造
- UPF支持，准确处理功率逻辑
- 能够识别所有合适的RDC设计技术
- 违规分组，使检查和调试更快
- 标准脚本，过滤，放弃和定制选项
Synopsys的复位静态分析解决方案，VC SpyGlass RDC，遵循所有提到的建议。它解决了关于重置和rdc的所有误解，同时提供了彻底重置验证的解决方案，具有低噪声的结果，并在行业标准的Verdi Automated debug环境中进行调试。重置和重置域的数量继续增长，这使得该解决方案非常适合RTL芯片开发流程。
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