你会学到什么：
- The iterations a specification goes through in a given project.
- 基于“增大化现实”技术e chip design and verification specs, and hardware and software specs, separate entities?
- Automation of the specification process.
每个成功的工程努力都以坚实的规范开头，芯片开发也不例外。半导体项目通常始于新产品的营销要求，芯片本身或包含芯片的系统。系统架构师为芯片开发了高级规范，通常包括硬件设计的两个方面和软件使用的接口来控制和与硬件通信。
规范被精制为项目继续，而且许多细化结果导致规范的添加或更改。选择目标硅技术可能会使纹波效应返回到指定的硬件 - 例如，如果无法支持原始内存大小。此外，可以在开发时间表期间引入的竞争产品来添加特征。
Further specification refinements happen while the hardware and programming teams are creating the design and its associated software. Sometimes the vision of the architects proves impractical or too expensive to implement. Adding clocks, resets, power-management features, and testability support to the design may also require unanticipated specification updates. Engineers often say that change is the only certainty when it comes to chip specifications.
开发团队总是希望节省资源以降低项目成本并缩小时间表，以减少市场的时间。这只能通过更高的抽象水平和更高的设计和验证过程的自动化。找到更好的创建和维护芯片规格的方法是这种解决方案的一部分。在芯片开发中取下这一步需要识别和消除一些常见的神话。
1. Chip specifications must be written in natural language.
It’s true that most specifications are written in natural language, probably most commonly in English. It’s also true that no other existing language can specify 100% of a chip’s requirements from both the hardware and software viewpoints.
然而，可以使用更正式化的域 - 特定的语言（DSL）和格式来描述芯片的许多方面。这些包括寄存器和存储器，编程序列，验证序列，硅测试序列，电源管理结构和分级芯片组件。这些规范的这些部分本质上是明确的，并且比自然语言更精确。
2.芯片规格不是可执行的。
开发团队长期以来希望能够将他们的规格归入某种神奇的电子设计 - 自动化（EDA）工具，该工具将产生寄存器传输级（RTL）设计以及验证它所需的测试和测试。虽然有些人可能会争辩说，RTL描述本身有资格作为可执行规范，但在实践中，这种实现太详细，需要更高水平的抽象。
虽然没有可用的全芯片解决方案，但对于正确的工具，可以可执行用于规范的特定部分的DSL和格式。可以生成RTL设计，TestBench组件，验证测试，编程标题和序列，用于自动测试设备（ATE）的文件，以及用于芯片的这些部分的最终用户文档。
3.自然语言不是可执行的。
确实，完整的芯片规范不是可执行的，但是在了解芯片某些方面的自然语言描述方面存在出色的进展。人工智能（AI）和机器学习（ML）可以将这些描述转换为可执行形式。两个特别有效区域涉及从设计意图语句和将自然语言序列说明转换为驱动程序和嵌入式软件的SystemVericog验证测试和C / C ++代码的自然语言序列说明生成SystemVerilog断言（SVA）。
4.芯片设计和验证规范是分开的。
In the past, this has been the case. The chip-verification team took the design specification and developed a verification plan that iterated all of the design features that had to be verified. With the advent of constrained-random verification, the focus shifted from manual tests to achieving coverage goals.
验证计划工具可以紧紧链接有设计规范的覆盖目标列表，确保验证计划中涵盖了所有设计功能。当测试窗子组件（包括覆盖检查器和验证测试）产生的覆盖校验器和验证测试包括从芯片规格的可执行部分产生这种方法，这种方法也是自动化的。
5.芯片硬件和软件规格是分开的。
这也是过去的情况，这在一定程度上仍然存在。软件规范的某些方面与底层硬件无关。然而，一部分软件通常通过读写寄存器直接与硬件进行交互。
As noted above, C/C++ driver and embedded code can be generated automatically from executable specifications. Thus, part of the software specification is shared with the hardware specification.
6.注册规范需要模糊语言。
寄存器和记忆是芯片的第一部分，具有支持生成设计和验证码的可执行规范格式。确实，一些早期工具有奥术专有语言，但这不再是这种情况。
SystemRDL is a widely adopted and supported standard DSL for register and memory definition. The standard IP-XACT format is used to communicate design information, including registers, among different EDA tools.
此外，某些工具支持以直观的图形格式支持寄存器，注册文件和存储器的规范。例如，Idesignspec产品系列来自Agnisys.提供专用编辑器以及用于Microsoft Word和Microsoft Excel的插件。
7.序列规范不能执行。
从可执行规范中自动生成验证序列被广泛接受和采用。例如，Agnisys Isequencepec工具支持使用专用编辑器或Word / Excel插件的规范。
In addition to sequences for SystemVerilog testbenches, the tool generates Portable Stimulus Standard (PSS) headers to facilitate creation of complex scenarios built on the sequences. It also outputs C/C++ code for embedded software and ATE files. Further, as mentioned earlier, AI/ML generation of sequences from natural language is an emerging technology that’s usable today.
8. IP specifications can’t be easily integrated at the chip level.
With natural language specifications, details for IP and other lower-level blocks can simply be merged into the text for the full chip. It turns out that easy integration is also possible with executable portions of specifications.
Since the generation process works at multiple levels, engineers can move up and down the specification hierarchy with predicable and consistent results. Executable specifications are in text-based formats, so they can be merged into a chip-level specification in the same way as natural language.
9.必须手动完成IP块集成。
特别是在芯片上的大量系统（SOC）设计中，集成和互连IP块的任务可能是巨大的。成千上万的块并不少见。但是，通过可执行的互连规范，它不再需要手动执行此操作。IP库可以包括诸如Agnisys SoC Enterprise等芯片组装工具所需的信息，以创建更高级别的层次结构，一直到全芯片，并自动生成所有互连逻辑。用户可以使用TCL和Python等标准格式提供指导。
10. Custom block integration can’t be automated.
自定义块的自动集成和互连工作以及基于标准的IP。用户可以使用相同的TCL / Python方法为其块指定其块的信息，包括模式匹配的功能，以识别应连接的端口和信号。
11.芯片规格是一次性投资。
如上所述，芯片规格在项目的过程中发展，改变了数十个甚至数百次。没有自动化，每次单一时间都会发生变化，设计人员必须更新RTL实现;验证工程师必须修改测试台，测试和PSS模型;嵌入式程序员必须修改其代码;技术作家必须编辑文档。可执行规范在简单的按钮上启用所有这些输出文件的再生。
因此，自动化在初始创建规范中节省时间和资源，并在每次后续版本上增加更多值。开发团队的每个成员都直接享受。对于SOC和所有大小或复杂性的芯片，基于规范的自动化是必备的技术。
